Cadence基于台积电N4工艺交付16GT/s UCIe Gen1 IP

发布时间：2026-07-10 11:03:35 来源：徐州昂晨木业有限公司 作者：百科

我们很高兴展示基于台积电成熟 N4 工艺打造的基积电Gen1 UCIe IP 的 16GT/s 眼图。该 IP 一次流片成功且眼图清晰开阔，于台艺交为寻求 Die-to-Die连接的基积电客户再添新选择。

图1：CadenceUCIe IP 的于台艺交 16GT/s 接收端眼图

UCIe 提供芯片间连接，支持跨技术节点的基积电异构集成。凭借我们经过流片验证的于台艺交 D2D IP，这一突破为我们共有的基积电客户在多芯片设计实施上提供了更大灵活性。这建立在我们先前展示的于台艺交 16GT/s IP 成功基础上，其标准和先进的基积电 3nm 封装设计均已被 IEEE 会议收录。

广泛的于台艺交测试旨在最大限度地覆盖用例，这一直是基积电 Cadence 芯片验证的基石。为此，于台艺交我们在台积电 N4 工艺上的基积电 UCIe 测试芯片集成了三对（而非一对）芯片间连接，成功演示了跨多种通道长度的于台艺交数据传输。芯片对间距分别为 5mm、基积电15mm 和 25mm，基板尺寸为 50mm×50mm。

图2：Cadence 采用大尺寸基板设计测试多种通道长度

与所有 UCIe-SP 测试芯片一样，发射端（Tx）眼图也输出至商用示波器，实现对信号质量的实时监测。这进一步证明了设计的稳健性，并让我们能更深入地了解这款低功耗、高速 IP 的性能。

图3：16GT/s 发射端输出眼图

（连接至示波器，PRBS23 码型）

自 2018 年以来，Cadence 一直是高速 D2D 连接领域值得信赖的 IP 合作伙伴。此次最新的 16GT/s UCIe 流片演示延续了我们的征程。

欢迎联系我们，一起探讨 Cadence 丰富的 D2D 经验及广泛的芯片间连接 IP 组合如何助力加速您的分解式设计。

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